英伟达 Feynman（费曼）架构基于台积电 A16（1.6nm）工艺与背面供电技术，通过 3D 堆叠 LPU、异构存储体系和低延迟推理优化，为大模型时代提供高效能、低功耗的下一代 AI 算力基础。

英伟达 Feynman 架构深度解析：1.6nm芯片如何改写AI算力规则？

架构总览：英伟达 Feynman（费曼）架构基于台积电 A16（1.6nm）工艺与背面供电技术，通过 3D 堆叠 LPU、异构存储体系和低延迟推理优化，为大模型时代提供高效能、低功耗的下一代 AI 算力基础。

引言

过去几年，AI 产业的竞争焦点一直围绕“更大的模型”展开。然而，当大模型逐渐成为基础设施后，行业的核心难点不再是把模型训练出来，而是让模型高效地运行起来（推理）。

随着 AI 推理请求正以指数级增长，推理算力已经占据 AI 计算需求的绝大部分。在这种背景下，NVIDIA 即将推出的 Feynman 架构代表了一次重要转向：它不仅是对上一代 Blackwell 架构的升级，更是一次围绕推理效率、低延迟与能效的架构级重构。它试图在训练与推理之间取得新的平衡，并为未来以 World Model 为核心的 AI 应用提供算力基础。

费曼架构的制程更新

1. A16（1.6nm）工艺

台积电 A16 工艺被业界称为“埃级制程”（约 1.6nm 级）。与传统的 3nm 工艺相比，A16 在三个维度上实现了核心突破：

晶体管结构升级：A16 从传统 FinFET 转向 GAA（Gate-All-Around）纳米片晶体管，显著提升电流控制能力并减少漏电。
性能与能效飙升：与上一代 N2P 工艺相比，A16 在同电压下性能提升 8%–10% ；在同性能下功耗降低 15%–20% ；晶体管密度提升约 1.1倍。
量产与交付节奏：台积电计划 2026 年下半年实现 A16 量产，英伟达将成为初期首位用户。Feynman 芯片计划于 2028 年量产，客户交付预计在 2029–2030 年，与 2026 年的 NVIDIA Vera Rubin 平台形成代际衔接。

2. 背面供电技术（Super Power Rail，SPR）

传统芯片设计的供电线和信号线都位于晶圆正面，容易导致布线拥挤并产生干扰。SPR 的核心思路是将供电线路全部转移到晶圆背面，带来三方面收益：

释放布线空间：正面完全用于信号连接，提升逻辑密度。根据台积电数据，SPR 技术能使芯片性能提升 8–10%，功耗降低 15–20% 。
提高供电效率：电源路径缩短，电阻降低，显著减少 IR Drop（电压压降）。
优化散热：供电层与计算层分离，使热量分布更加均匀。

核心架构亮点：3D 堆叠 LPU

Feynman 架构最瞩目的创新，是在 GPU 上方 3D 堆叠 LPU（Language Processing Unit，语言处理单元）。

什么是 LPU？ LPU 是专为大语言模型设计的专用 AI 推理芯片。其核心优势是超低延迟、极高的 Token 输出速度，它专为推理而生，而非为了训练设计。

GPU vs LPU 特性对比

特性,GPU,LPU 设计目标,并行计算,低延迟推理执行模式,不确定并行,确定性执行内存结构,HBM,SRAM 适用场景,训练,推理 (注：以上对比源自 )

确定性执行（Deterministic Execution）：对于相同的输入，LPU 系统始终能在完全一致的时间点产生输出。计算延迟可预测且稳定，不会因为调度或资源竞争而波动。对于自动驾驶或 AI Agent 等对实时性要求极高的场景至关重要。

3D 堆叠与混合键合技术

为了将 LPU 高效集成，Feynman 借助台积电的 SoIC 工艺与混合键合技术，将 LPU 垂直堆叠在 GPU 核心之上。

微秒级响应：数据通过 TSV（硅通孔）进行垂直传输，通信距离大幅缩短。
摆脱 HBM 依赖：LPU 内置的 SRAM 提供超低延迟访问，降低了对高带宽 HBM 的依赖。
行业分析认为，这种设计有望使 Feynman 的整体推理效率实现数倍提升，在语音交互、实时翻译以及 AI Agent 场景中，接近“零延迟”的响应将成为可能。

Feynman 架构的 3D 异构存储体系

Feynman 采用了由寄存器文件、L1/L2 缓存、堆叠 SRAM（LPU）和 HBM5 显存组成的四层内存结构。其中核心的三级存储架构如下：

存储层级,存储类型,物理位置,核心功能,延迟特性芯片内（LPU）,3D SRAM,GPU 核心正上方,瞬时执行层：存储激活值、KV Cache 及临时计算,<1ns 封装内,HBM5,环绕 GPU 核心,核心工作层：核心数据高效调度,~100ns 系统内,HBF,系统级存储,深度背景层：长期知识库、历史上下文等,1μs-10μs (注：以上表格内容源自 )

3D SRAM（片上容量 ~230MB / 带宽最高 80TB/s）：使得许多推理任务无需访问 HBM 即可直接完成，保证微秒级响应。
HBM5（单堆栈带宽 ~4TB/s / 总带宽达 32TB/s）：预计配备 8 个堆栈，总容量约 400–500GB 。
HBF（系统级别扩展）：将 NAND 闪存的高容量与 HBM 高速互连结合。单堆栈 128–512GB，成本仅为 HBM 的 1/3 到 1/10 。

市场趋势与未来展望

1. 迈向后硅时代的过渡

Feynman 计划于 2028 年量产。在硅基半导体逐渐接近物理极限的背景下（台积电计划 2027 年实现 A14，2030 年完成 1nm 级 A10），Feynman 采用的背面供电和 3D 堆叠设计，成为了向后硅时代（如 CFET、二维材料、先进封装、存算一体等）过渡的关键一步。

2. 复杂的市场竞争格局

目前英伟达在 AI 训练 market 份额超 90%，推理市场超 80% 。但 Feynman 面临的环境更为复杂：

云厂商自研芯片：如 AWS Trainium、Google TPU 与微软 Maia 的崛起。
开源生态的成熟：PyTorch 与 TensorFlow 硬件无关性的增强降低了迁移门槛。
未来的竞争核心：不再仅是单颗芯片的性能，而是整个算力生态的完整性。

3. 颠覆性的应用潜力

多模态交互：实时多模态交互和视频生成速度将从分钟级缩短至秒级。
科学计算：气候模拟和药物发现等传统超算任务效率将实现数量级提升。
自主系统：机器人和自动驾驶车辆能够搭载“车载超级计算机”级别的算力。

结论

总体来看，Feynman 架构体现了面向大模型时代的系统级设计思路。它通过先进制程、背面供电、3D 堆叠以及多层异构存储的组合，实现了高效能、低延迟的推理能力。这不仅增强了芯片本身的计算密度和能效，也为未来 AI 应用的广泛落地奠定了基础，并为后硅时代的新技术探索提供了可实践的平台。