NVIDIA Feynman 架构解析：基于台积电 A16 工艺的新一代 GPU

引言

过去几年，AI产业的竞争焦点一直围绕“更大的模型”展开：从 GPT-4 到 Gemini Ultra，参数规模从千亿级迈向万亿级，训练成本也随之飙升。然而，当大模型逐渐成为基础设施后，行业的核心问题正在发生转移——难点不再是把模型训练出来，而是让模型高效地运行起来。随着AI推理请求正以指数级增长，推理算力已经占据AI计算需求的绝大部分。在这种背景下，NVIDIA即将推出的 Feynman 架构代表了一次重要转向：它不仅是对上一代 Blackwell 架构的升级，更是一次围绕推理效率、低延迟与能效的架构级重构。作为NVIDIA面向大模型时代的新一代GPU架构，Feynman试图在训练与推理之间取得新的平衡，并为未来以 World Model 为核心的AI应用提供算力基础。

费曼架构的制程更新

A16（1.6nm）工艺

台积电A16工艺被业界称为“埃级制程”（约1.6nm级），与传统的3nm工艺相比，A16在多个关键维度上实现了明显突破。无论是在晶体管结构、功耗效率，还是在性能密度方面，这一代工艺都体现出显著的进步。从三个维度来看A16工艺所带来的核心变化：

• 晶体管结构升级：A16 从传统 FinFET（鳍式场效应晶体管）转向 GAA（Gate-All-Around）纳米片晶体管，这种结构能显著提升电流控制能力并减少漏电。
• 性能提升：与上一代 N2P 工艺相比，A16在同电压下性能提升 8%–10%，同性能下功耗降低 15%–20%，晶体管密度提升约 1.1 倍，而更高的晶体管密度意味着在同样面积的芯片上可以集成更多功能模块。
• 生产节奏：台积电计划2026年下半年实现A16量产，而英伟达将成为该节点初期大规模量产阶段的首位用户。Feynman芯片的量产时间定于2028年，客户交付预计在2029–2030年，与2026年计划量产的NVIDIA Vera Rubin平台形成代际衔接。

背面供电技术（Super Power Rail，SPR）

除了先进制程，Feynman 还将采用背面供电技术，在传统芯片设计中供电线和信号线都位于晶圆正面，容易导致布线拥挤并产生干扰。而SPR 的核心思路是将供电线路全部转移到晶圆背面。这一变化带来三方面收益：

• 释放布线空间：正面可以完全用于信号连接，提升逻辑密度。根据台积电数据，SPR技术能够使芯片的性能提升 8–10%，功耗降低 15–20%。
• 提高供电效率：电源路径缩短，电阻降低，显著减少 IR Drop（电压压降）。
• 优化散热：供电层与计算层分离，使热量分布更加均匀。

费曼架构的架构更新

Feynman 架构最重要的创新之一，是在 GPU 上方 3D 堆叠LPU（Language Processing Unit）。

说明： 图片内容简要介绍LPU是什么，正文中未展开，此处以视觉化方式呈现其概念。

LPU：为推理而生的计算单元

LPU 的概念最早由 AI 芯片公司 Groq 推广，其设计目标与 GPU 有本质区别，其核心优势是低延迟、高确定性。

特性	GPU	LPU
设计目标	并行计算	低延迟推理
执行模式	不确定并行	确定性执行
内存结构	HBM	SRAM
适用场景	训练	推理

LPU 的核心特点在于其确定性执行（Deterministic Execution）：对于相同的输入，系统始终能够在完全一致的时间点产生输出。这种特性意味着计算延迟是可预测且稳定的，不会像传统处理器那样因为调度、缓存或资源竞争而出现波动。对于自动驾驶系统或 AI Agent 等对实时性要求极高的场景而言，稳定且可预期的响应时间至关重要，因为它直接关系到系统决策的可靠性与安全性。

3D 堆叠与混合键合

为了将 LPU 高效集成到 GPU 中，Feynman 采用3D 堆叠架构方案。借助 TSMC 的 SoIC（System on Integrated Chips） 工艺与混合键合技术，LPU 单元被垂直堆叠在 GPU 核心之上，从而将两者之间的数据路径压缩到极短。

在传统的 2D 封装中，数据需要在芯片平面内进行较长距离传输；而在 3D 堆叠结构下，数据可以通过 TSV（硅通孔）进行垂直传输，通信距离大幅缩短。这种架构直接针对 AI 推理中的两个关键瓶颈进行优化：

• LPU 内置的 SRAM 提供超低延迟访问能力，降低了对高带宽 HBM 的依赖。
• 更短的数据路径显著减少了推理延迟，使系统响应从毫秒级进一步压缩至微秒级。

行业分析认为，这种设计有望使 Feynman 的整体推理效率实现数倍提升，在语音交互、实时翻译以及 AI Agent 等对实时性要求极高的场景中，接近“零延迟”的响应将成为可能。

Feynman架构的 3D 异构存储体系

费曼架构的 3D 异构存储体系采用四层内存结构：寄存器文件、L1/L2 缓存、堆叠 SRAM（LPU）和 HBM5 显存。其中，堆叠 SRAM 与 HBM5 构成了“芯片内—封装内—系统内”的三级核心架构，而 HBF 则作为系统级扩展，完善了整体存储生态。

存储层级	存储类型	物理位置	核心功能	延迟特性
芯片内（LPU）	3D SRAM	GPU 核心正上方	瞬时执行层	<1ns
封装内	HBM5	环绕 GPU 核心	核心工作层	~100ns
系统内	HBF	系统级存储	深度背景层	1μs-10μs

• 3D SRAM（瞬时执行层）：位于 GPU 核心之上，是系统中最快的存储层，片上容量约 230MB、带宽最高可达 80TB/s、延迟低于 1ns。它主要用于存储激活值、KV Cache 以及临时计算数据，使得许多推理任务可以在无需访问 HBM 的情况下直接完成，保证了微秒级的响应速度。
• HBM5（核心工作层）：作为封装内的主存储，为 GPU 提供高带宽支持。单堆栈带宽约 4TB/s、I/O 通道 4096 位，总带宽可达 32TB/s，费曼预计将配备 8 个堆栈，总容量约 400–500GB。这一层承担着核心计算数据的高效调度，是连接瞬时执行与系统级存储的桥梁。
• HBF（系统级别）：作为扩展存储，将 NAND 闪存的高容量与 HBM 的高速互连结合。单堆栈容量 128–512GB、带宽 1.6–3.2TB/s、延迟约 5μs、成本仅为 HBM 的三分之一至十分之一，主要用于长期知识库、历史上下文以及大规模模型参数，从而形成从微秒级临时计算到海量系统级数据的完整存储生态。

这种分层架构的设计通过将计算单元尽可能靠近存储单元，能够大幅减少数据搬运开销，从而提升整体系统性能和能效比。

费曼架构的市场趋势

Feynman 计划于 2028 年量产，这表明英伟达已为未来三年的技术演进明确了路线。然而，从更长远的角度来看，硅基半导体正逐渐接近物理极限。TSMC 计划在 2027 年实现 A14 节点（约 1.4 纳米），并在 2030 年完成 1 纳米级 A10 制程的开发。但尺寸微缩不可能无限推进，业界普遍认为，后硅时代的技术突破将依赖三大方向：新型晶体管结构（如 CFET）与二维材料晶体管；先进封装技术从同质向异质演进，实现计算单元、存储单元和光子器件的混合集成；以及新计算范式的发展，包括存算一体、光计算和量子计算。在这一背景下，Feynman 采用的背面供电和 3D 堆叠设计，成为向后硅时代过渡的关键一步。

在市场格局方面，英伟达依然处于领先地位，在 AI 训练市场占据超过 90% 的份额，推理市场也超过 80%。然而，与 Blackwell 时代相比，Feynman 面临的竞争环境更加复杂：云厂商自研芯片如 AWS Trainium、Google TPU 与微软 Maia 在特定场景已具备竞争力；开源生态的成熟，如 PyTorch 与 TensorFlow 硬件无关性的增强，也降低了迁移门槛。行业分析指出，未来竞争的核心不再仅是单颗芯片的性能，而是整个算力生态的完整性。

Feynman 的价值不仅体现在技术参数，更在于其带来的应用潜力。实时多模态交互和视频生成的处理速度将从分钟级缩短至秒级，AI 助手也可实现实时视觉理解。科学计算领域，如气候模拟和药物发现，传统超算任务的计算效率将实现数量级提升。与此同时，自主系统应用将得到进一步普及，机器人和自动驾驶车辆能够搭载近乎“车载超级计算机”级别的算力，从而显著提升整体系统的智能化水平。

结论

总体来看，Feynman 架构体现了面向大模型时代的系统级设计思路，通过先进制程、背面供电、3D 堆叠以及多层异构存储的组合，实现了高效能、低延迟的推理能力。它不仅增强了芯片本身的计算密度和能效，也为不同层次的存储与计算单元提供了更紧密的协同，使得复杂 AI 任务能够更快速、更可靠地执行。在市场层面，Feynman 面对日益多样化的竞争环境，通过提升整体算力生态的效率与灵活性，为未来 AI 应用的广泛落地奠定了基础，同时也为后硅时代的新技术探索提供了可实践的平台。